メモリ多項式によるデジタルプリディストーション（DPD）の実装
← 技術
APCCAS 2026 原稿
メモリ多項式によるDPDの集約演算の33段の演算配置（arXiv公開版）。 出典
各プラットフォームの比較の評価図（arXiv公開版）。時間の測定境界と、モデル電力に基づくエネルギー評価を分けて読みます。 出典
メモリ多項式によるデジタルプリディストーションの集約演算カーネルをIMAXに割り当てる研究です。係数と入力履歴を局所的に再利用し、通信向け演算を既存のプログラム可能なデータパスで実行します。
手法と評価条件の詳細は、 論文（arXiv公開版） にまとめています。
実装・評価した内容
- P=5、M=5の奇数次数のメモリ多項式構成における15項の複素数の積和による集約演算を割当て。
- 係数をローカルメモリに保持し、1024サンプルのタイル上で履歴を進める33段のパイプラインを構成。
- FPGA実測時間とASIC投影を分け、CUDAおよびARM-NEONとの評価境界を整理。
- 合成PAモデルによるNMSE・ACLR検証を実施。
結果
原稿はカーネル単体と処理全体の測定時間を区別し、同じ単精度複素数の処理で比較しています。
NMSE・ACLRの検証は条件を統一した合成PAモデルを用いた評価です。